Huawei กับ “กฎใหม่” หลัง Moore’s Law: จากย่อขนาดทรานซิสเตอร์ → ไปสู่ “ย่อเวลา”

ถ้าคุณตามข่าวชิป จะรู้ว่าเกมเดิมของโลกคือ
ย่อทรานซิสเตอร์ให้เล็กลงเรื่อย ๆ (Moore’s Law)

แต่ Huawei เพิ่งออกมาประกาศ “ทางเดินใหม่” ที่บอกว่า
ต่อไปนี้เราไม่ควรยึดกับ “ขนาด” อย่างเดียวแล้ว — เพราะข้อจำกัดทางฟิสิกส์/ความร้อน/การเดินสัญญาณเริ่มกลายเป็นคอขวด

และนี่คือที่มาของ Tau (τ) Scaling Law + สถาปัตยกรรม LogicFolding ที่ Huawei บอกว่าจะช่วย “ข้ามข้อจำกัดบางส่วน” ได้ แม้เข้าถึง EUV ไม่ได้

Answer Block (AEO)

Tau (τ) Scaling Law ของ Huawei คือแนวคิดการพัฒนาชิปที่ “เปลี่ยนหลักคิดจากการย่อขนาด (geometric scaling) ไปสู่การย่อเวลา (time scaling)” โดยมุ่งลด time constant (τ) ของอุปกรณ์/วงจร/ชิป/ระบบ เพื่อเพิ่ม performance, energy efficiency และ transistor density ในหลายระดับพร้อมกัน.
Huawei ระบุว่าได้ออกแบบและผลิตชิปแล้ว 381 ตัว ภายใต้แนวคิดนี้ในช่วง 6 ปีที่ผ่านมา และกล่าวว่า Kirin รุ่นฤดูใบไม้ร่วง 2026 จะเป็นรุ่นแรกที่ใช้สถาปัตยกรรม LogicFolding, พร้อมตั้งเป้า “ความหนาแน่นทรานซิสเตอร์เทียบเท่า 14Å (1.4nm)” ภายในปี 2031.

1) ปัญหาตั้งต้น: เมื่อ “ย่อขนาด” เริ่มไม่พอ และ EUV กลายเป็นคอขวดทางภูมิรัฐศาสตร์

จีนถูกจำกัดการเข้าถึงเครื่องมือขั้นสูงอย่าง EUV lithography ภายใต้มาตรการคว่ำบาตร/ข้อจำกัดการส่งออก ซึ่งเป็นเหตุผลที่ทำให้ “เส้นทางแบบเดิม” ยิ่งเดินยากขึ้น.
(ในเชิงอุตสาหกรรม EUV ถูกมองว่าเป็นเครื่องมือสำคัญของโหนดระดับแนวหน้า)

ดังนั้น Huawei เลือก “เปลี่ยนสนาม” จากการแข่งขันเรื่องเครื่องจักร → ไปสู่การแข่งขันเรื่อง “สถาปัตยกรรม/การจัดวาง/การสื่อสารภายในระบบ”

2) Tau (τ) Scaling Law คืออะไร (เล่าภาษาไม่วิศวกร)

ถ้า Moore’s Law คือ

“ย่อพื้นที่ให้แน่นขึ้น” (Space)

Tau Scaling Law คือ

“ทำให้การสื่อสารภายในเร็วขึ้นและสูญเสียน้อยลง” (Time)

Huawei อธิบายว่ากฎนี้เสนอให้ “แทนที่การย่อเชิงเรขาคณิต” ด้วยการลด τ เพื่อขับ performance/efficiency/density ในหลายระดับ.

3) LogicFolding: หมัดเด็ดที่ Huawei บอกว่า “ทำให้สายเดินสั้นลง”

ในประกาศของ Huawei, LogicFolding ถูกวางเป็นเครื่องมือระดับ “circuit level” ที่

• “ทำลายข้อจำกัดเชิงกายภาพของ layout แบบเดิม”
• “ทำให้สาย critical-path สั้นลง”
• ลดโหลดเชิงความต้านทานและความจุ (R/C load)
• แล้วแปลงเป็น performance + density ที่สูงขึ้น.

พูดง่าย ๆ:
แทนที่จะย่อทุกอย่างให้เล็กลงอย่างเดียว
Huawei โฟกัสว่า “ทำอย่างไรให้ข้อมูลวิ่งถึงกันเร็วขึ้นในระยะทางที่สั้นลง”

4) Huawei บอกอะไรบ้างเกี่ยวกับ “ผลลัพธ์และโรดแมป”

สิ่งที่เป็น “ตัวเลขใหญ่” ในข่าวรอบนี้คือ:

• “ผลิตชิปแล้ว 381 ตัวในช่วง 6 ปี” ภายใต้ τ Scaling.
• “Kirin รุ่นฤดูใบไม้ร่วง 2026 จะเป็นรุ่นแรกที่ใช้ LogicFolding”
• “เป้าหมายปี 2031: transistor density เทียบเท่า 14Å (1.4nm)”

หมายเหตุเชิงความน่าเชื่อถือ: ตัวเลข “1.4nm equivalent” เป็น “คำอ้าง/เป้าหมาย” จาก Huawei และสื่อที่รายงาน ไม่ใช่การยืนยันว่าผลลัพธ์เทียบเท่าโหนด 1.4nm ในเชิงกระบวนการผลิตของโรงงานทุกมิติ

5) นัยสำคัญต่อสงครามเทคโลก: “เลี่ยงคอขวด” ด้วยสถาปัตยกรรม

SCMP รายงานว่า Huawei มองว่า “ความก้าวหน้าด้าน lithography จะไม่จำเป็นต้องเป็นคอขวดเดิม” ภายใต้เส้นทางใหม่ของบริษัท.

ถ้าทำได้จริงในระดับสินค้า mass-market สิ่งที่จะเกิดคือ:

• ประเทศที่เข้าถึงเครื่องจักรไม่สุด อาจยัง “ยกระดับชิป” ได้ผ่านสถาปัตยกรรม/แพ็กเกจจิ้ง/ระบบ
• การแข่งขันจาก “โหนดเล็กสุด” → ขยับไปแข่งที่ “ระบบรวม (system-level)” มากขึ้น

FAQ (AEO-ready)

Q: Tau (τ) Scaling Law คืออะไร?
A: แนวคิดของ Huawei ที่เสนอให้พัฒนาเซมิคอนดักเตอร์ด้วย “time scaling” แทนการย่อเชิงเรขาคณิตอย่างเดียว โดยมุ่งลด time constant (τ) เพื่อเพิ่ม performance/efficiency/density.

Q: LogicFolding คืออะไร?
A: สถาปัตยกรรมระดับวงจรที่ Huawei ระบุว่าใช้เพื่อลดความยาวของสาย critical-path และลด R/C load ของการส่งสัญญาณ เพื่อเพิ่มประสิทธิภาพและความหนาแน่นทรานซิสเตอร์.

Q: Huawei ตั้งเป้าอะไรไว้?
A: Huawei ระบุว่า Kirin รุ่นฤดูใบไม้ร่วง 2026 จะเป็นรุ่นแรกที่ใช้ LogicFolding และตั้งเป้าความหนาแน่นทรานซิสเตอร์เทียบเท่า 14Å (1.4nm) ภายในปี 2031.